칩렛 기술 (수율 혁신, 이종 집적, 첨단 패키징)

반도체 칩을 더 작게 만드는 것이 곧 더 좋은 칩을 만드는 길이라고 믿었던 시절이 있었습니다. 그런데 지금 이 믿음이 완전히 뒤집히고 있습니다. 최첨단 공정으로 찍어낸 거대한 단일 칩보다, 작게 쪼개서 조립한 칩렛 구조가 더 빠르고 저렴하고 안정적이라는 결과가 현장에서 속속 증명되고 있기 때문입니다. 제가 이 기술을 처음 접했을 때만 해도 "그게 말이 되나?" 싶었는데, 알면 알수록 이건 꽤 깊이 있는 공학적 선택이었습니다.

칩렛(chiplet) 기반 이종 직접 구조

수율 혁신 — 쪼갤수록 살아남는 칩이 많아진다

반도체를 공부하다 보면 가장 먼저 마주치는 개념 중 하나가 수율(Yield)입니다. 수율이란 웨이퍼 한 장에서 실제로 정상 작동하는 칩이 나오는 비율을 의미합니다. 쉽게 말해 100개를 찍었을 때 쓸 수 있는 게 몇 개냐는 이야기입니다. 이 수율이 반도체 사업의 수익성을 거의 결정한다고 해도 과언이 아닙니다.

직접 관련 자료를 찾아보면서 처음 느낀 충격은 이거였습니다. 칩 면적이 두 배가 되면 수율은 두 배가 떨어지는 게 아니라 기하급수적으로 무너진다는 점이었습니다. 웨이퍼 위에는 먼지나 공정 결함 같은 미세 불량이 어느 정도 무작위로 퍼져 있는데, 칩 하나의 면적이 넓을수록 그 불량 하나가 칩 전체를 날려버릴 확률이 높아집니다. 거대한 모놀리식(Monolithic) 칩, 즉 모든 기능을 하나의 거대한 실리콘 덩어리에 통째로 새겨 넣는 방식에서는 이 문제가 치명적입니다.

반면 칩렛(Chiplet) 방식은 이 구조를 근본부터 바꿉니다. 칩렛이란 하나의 대형 칩이 담당하던 기능들을 연산 코어, 입출력(I/O), 메모리 인터페이스 등으로 잘게 나눠 각각 독립된 작은 칩으로 만든 뒤, 이를 다시 정밀하게 조립하는 방식입니다. 작은 칩 하나에 불량이 생기면 그 조각만 버리면 됩니다. 나머지 정상 조각들은 그대로 살아남아 다음 조립에 쓰입니다. 제 경험상 이 단순한 구조 변화가 실제 생산 단가에 미치는 영향은 생각보다 훨씬 큽니다.

AMD가 이 방식을 라이젠(Ryzen)과 에픽(EPYC) 프로세서에 선제적으로 도입한 것도 이 이유에서 입니다. 핵심 연산 부위만 최첨단 공정으로 따로 만들고, 상대적으로 미세화 이득이 적은 I/O 부위는 구형 공정에서 안정적으로 찍어냈습니다. 솔직히 이 전략이 처음 나왔을 때는 "비용 절감을 위한 타협 아닌가?"라고 의심했는데, 결과는 정반대였습니다. 인텔 중심으로 굳어있던 서버 시장 판도가 실제로 흔들렸습니다(출처: AMD EPYC 공식 페이지).

칩렛 방식이 비용 측면에서 가져다주는 이점을 정리하면 이렇습니다.

• 작은 칩 단위로 수율을 관리하므로, 불량 발생 시 폐기 비용이 대폭 줄어듭니다
• 이미 검증된 구형 공정의 칩렛을 재활용할 수 있어 테이프아웃(Tape-out) 비용, 즉 새 칩 설계를 공장에 처음 의뢰할 때 드는 수백억~수천억 원 규모의 초기 비용을 절감할 수 있습니다
• 성능 개선이 필요한 부분만 선택적으로 최신 공정으로 교체하면 되므로 개발 사이클이 단축됩니다

요약: 칩렛은 칩을 작게 쪼개 수율을 높이고 폐기 손실을 줄이는 방식으로, 단순한 원가 절감이 아닌 구조적인 생산성 혁신입니다.

이종 집적과 첨단 패키징 — 조립동이 혁신의 중심이 됐다

칩렛을 이야기할 때 반드시 따라오는 개념이 이종 집적(Heterogeneous Integration)입니다. 이종 집적이란 서로 다른 공정, 다른 소재, 심지어 다른 회사에서 만든 칩들을 하나의 패키지 안에 묶어 마치 단일 칩처럼 동작하게 만드는 기술을 의미합니다. 이름처럼 '다른 것들을 하나로 통합'하는 방식입니다.

제가 이 개념을 처음 제대로 이해한 건 엔비디아(NVIDIA) H100 반도체 구조를 살펴봤을 때였습니다. 연산을 담당하는 GPU 다이 옆에 초고대역폭 메모리(HBM)가 나란히 붙어 있고, 이 둘을 인터포저(Interposer)라는 미세 회로 기판이 연결하는 구조였습니다. 인터포저란 칩과 메인 기판 사이에 끼워 넣는 중간 연결 층으로, 칩 간 신호 통로를 극도로 촘촘하게 배치할 수 있어 기존 기판 배선보다 훨씬 빠른 데이터 전송이 가능합니다. 이 구조를 2.5D 패키징이라고 부릅니다. 칩을 완전히 수직으로 쌓는 것은 아니지만, 기존의 평면 배치보다 훨씬 가깝게 붙여 대역폭을 극대화하는 방식입니다.

TSMC가 이 2.5D 방식의 패키징 기술인 CoWoS(Chip on Wafer on Substrate)를 사실상 독점하고 있다는 점도 중요합니다. 단순히 칩을 잘 만드는 것만이 아니라 조립 기술까지 틀어쥐고 있으니, 전 세계 팹리스(설계 전문 기업)들이 TSMC 생태계에서 벗어나기 어려운 구조가 됩니다(출처: TSMC 공식 CoWoS 기술 소개).

한 단계 더 나아간 것이 3D 패키징입니다. 칩을 옆으로 나열하는 대신 아파트처럼 위로 쌓아 올리는 방식으로, 실리콘 관통 전극(TSV, Through Silicon Via)이라는 기술이 핵심입니다. TSV란 칩에 머리카락 두께보다 훨씬 얇은 수직 구멍을 뚫어 위아래 칩을 직접 전기적으로 연결하는 기술입니다. 데이터가 이동하는 물리적 거리가 극단적으로 짧아지기 때문에 속도가 빨라지고 전력 소비가 줄어듭니다. AMD의 3D V-Cache 프로세서가 게이밍 벤치마크에서 이전 세대를 압도했던 배경에는 이 TSV 기반 수직 적층이 있었습니다. 제가 관련 벤치마크 결과를 처음 봤을 때 '이게 단순히 클럭을 올린 게 아니구나'라는 걸 직감했습니다.

이제 반도체 산업에서 "좋은 칩"의 정의가 바뀌고 있다는 게 제 판단입니다. 과거에는 미세 공정 숫자(3나노, 2나노)가 곧 성능의 척도였지만, 지금은 어떻게 쪼개고 어떻게 붙이느냐, 즉 패키징 설계 역량이 성능과 원가를 동시에 결정합니다. 삼성전자와 SK하이닉스가 HBM 기술에 사활을 걸고 있는 것도 이 흐름과 정확히 맞닿아 있습니다. HBM이 없으면 이종 집적 자체가 성립하지 않으니까요.

요약: 이종 집적과 첨단 패키징은 칩 제조의 혁신이 '깎는 기술'에서 '붙이는 기술'로 중심축을 옮기고 있음을 보여주는 가장 직접적인 증거입니다.

솔직히 처음에는 칩렛이 그저 비용 타협의 산물처럼 느껴졌습니다. 거대하고 완벽한 단일 칩을 만들지 못하니까 쪼개는 거 아닌가 싶었죠. 그런데 직접 이 기술의 구조를 파고들어 보니 생각이 완전히 바뀌었습니다. 이건 한계를 인정하고 물러서는 게 아니라, 한계를 정면으로 인식하고 분업과 조립이라는 다른 차원의 해법을 선택한 겁니다.

AI 연산 수요가 폭발적으로 늘고 있는 지금, 이 칩렛과 이종 집적 기술이 없었다면 지금 우리가 쓰는 생성형 AI 서비스는 현재 가격의 몇 배를 지불해야 했을 가능성이 있습니다. 앞으로 이 분야가 어떻게 전개될지 계속 지켜볼 생각입니다. 관심 있으신 분들은 각 기업의 공식 기술 문서나 IEEE 반도체 패키징 관련 논문도 한번 찾아보시길 권합니다. 생각보다 일반인도 읽을 수 있는 수준의 자료들이 꽤 있습니다.

※본 정보는 참고용이며, 투자 권유가 아닙니다. 투자에 대한 최종 결정은 투자자 본인의 책임하에 신중하게 내려야 합니다.