GAA 반도체 (핀펫 한계, 삼성 vs TSMC, 수율 경쟁)

삼성전자가 2022년, 세계 최초로 3나노 공정에 GAA 기술을 양산 적용했습니다. 솔직히 이 소식을 처음 접했을 때 "TSMC가 여전히 핀펫을 쓰는데 삼성이 정말 앞서간 걸까?" 하는 생각이 먼저 들었습니다. 새로운 구조가 먼저 나왔다고 해서 반드시 이기는 게 아닌 게 반도체 시장이라, 이 두 회사의 전략 차이가 더욱 눈에 걸렸습니다.

핀펫 한계: 왜 GAA가 등장할 수밖에 없었나

일반적으로 반도체 미세화는 그냥 트랜지스터를 작게 만들면 된다고 알려져 있지만, 제 경험상 실제로는 훨씬 복잡한 물리적 벽에 부딪힙니다. 그 벽의 이름이 바로 핀펫(FinFET) 구조의 한계입니다. 핀펫(FinFET)이란 트랜지스터의 채널을 지느러미(Fin) 모양으로 세워 게이트가 3면에서 감싸도록 만든 구조로, 10나노 이하 공정에서 전류 누설을 줄이는 데 핵심적인 역할을 했습니다.

그런데 공정이 5나노, 3나노 수준으로 내려오면서 핀 자체의 폭이 너무 좁아져 게이트가 채널을 제대로 통제하지 못하는 현상이 심해졌습니다. 전문 용어로는 단채널 효과(Short Channel Effect)라고 부르는데, 쉽게 말해 스위치를 껐는데도 전류가 새는 상황입니다. 이 문제를 근본적으로 해결하기 위해 등장한 것이 GAA(Gate-All-Around) 구조입니다. GAA란 게이트가 채널의 4면을 완전히 둘러싸는 구조로, 전류 제어 능력이 핀펫보다 훨씬 정밀합니다(출처: IEEE).

제가 이 구조 변화를 단순한 기술 업그레이드가 아니라 '패러다임 전환'으로 보는 이유가 여기 있습니다. 핀펫은 어디까지나 기존 평면 트랜지스터를 세운 것이지만, GAA는 채널 자체를 나노선 혹은 나노시트 형태로 완전히 재설계한 구조입니다. 같은 미세화라도 출발점이 다릅니다.

• 핀펫 구조: 게이트가 채널 3면 감쌈 → 3나노 이하에서 전류 누설 심화
• 단채널 효과: 채널이 짧아질수록 게이트 제어력이 떨어지는 물리적 현상
• GAA 구조: 게이트가 채널 4면을 완전히 둘러싸 전류 누설 억제

요약: 3나노 이하에서 핀펫의 물리적 한계가 명확해지면서, 채널을 4면으로 감싸는 GAA 구조로의 전환은 선택이 아닌 필연이었습니다.

삼성 vs TSMC: 완전히 다른 두 갈래의 길

두 회사의 전략 차이를 처음 정리해 봤을 때, 이게 단순한 기술 선택이 아니라 철학의 차이라는 생각이 들었습니다. 삼성전자는 3나노 공정에서부터 GAA를 전면 도입했습니다. 그것도 일반적인 나노와이어(Nanowire) 방식이 아니라, 독자적으로 개발한 MBCFET(Multi-Bridge Channel FET) 구조를 택했습니다. MBCFET란 채널을 나노시트(Nanosheet), 즉 종이처럼 얇은 판 형태로 여러 겹 쌓아 올린 구조입니다. 나노와이어에 비해 전류가 흐르는 단면적이 넓어지므로 같은 크기에서 더 많은 전류를 확보할 수 있다는 것이 핵심입니다.

반면 TSMC는 3나노까지 기존 핀펫 구조를 극한까지 밀어붙였습니다. 애플과 엔비디아, AMD 같은 대형 고객사들이 수년간 최적화해 온 설계 자산(EDA 툴, IP 라이브러리)을 한 번에 흔들지 않겠다는 판단이었을 겁니다. 안정성과 고객 신뢰를 최우선으로 두는 TSMC다운 선택이라고 제 눈에는 보였습니다.

삼성은 3나노에서 먼저 GAA를 양산하며 적잖은 수율 문제를 겪었다는 사실이 업계에 알려졌습니다. 일반적으로 먼저 도전한 쪽이 손해를 본다고 알려져 있지만, 저는 조금 다르게 봅니다. 그 과정에서 축적된 공정 데이터와 불량 원인 분석 노하우는 2나노 전환 시 TSMC가 처음부터 맞닥뜨릴 시행착오를 상당 부분 이미 지나친 것이기 때문입니다.

요약: 삼성은 3나노에서 고통을 감수하며 GAA 데이터를 쌓았고, TSMC는 핀펫을 극한 활용하며 고객 신뢰를 지키는 상반된 전략을 택했습니다.

수율 경쟁: 기술보다 더 잔인한 싸움

반도체 산업에서 수율(Yield)이란 웨이퍼 한 장에서 정상 동작하는 칩이 나오는 비율입니다. 쉽게 말해 같은 재료비를 들여도 수율이 높은 쪽이 훨씬 많은 정상 칩을 고객에게 공급할 수 있다는 뜻입니다. 기술이 아무리 앞서 있어도 수율이 낮으면 실제 사업에서는 패배합니다. 이게 파운드리 비즈니스의 냉혹한 현실입니다.

삼성전자 3나노 공정의 초기 수율이 업계 기대치를 밑돌았다는 평가는 공공연하게 돌았습니다. 제가 직접 제품을 만져본 건 아니지만, 당시 주요 팹리스 고객사들이 퀄컴을 포함해 TSMC로 이탈하거나 이중 소싱을 택했다는 사실 자체가 시장의 판단을 보여주었습니다. 반면 TSMC의 3나노(N3) 공정은 애플 A17 Pro를 필두로 안정적인 고객 적용 사례를 쌓으며 시장 점유율을 더욱 공고히 했습니다(출처: TSMC 공식 사이트).

이제 전장은 2나노로 이동하고 있습니다. TSMC도 2나노(N2) 공정부터 GAA 기반 나노시트 트랜지스터를 전면 도입하는 로드맵을 공개했습니다. 삼성 입장에서는 자신들이 먼저 겪은 진통을 TSMC가 이제 시작하는 국면이기도 합니다. 물론 TSMC의 엔지니어링 역량과 생태계 규모를 감안하면 같은 시행착오를 반복하지 않을 가능성이 높다는 점은 솔직히 인정해야 합니다.

• 삼성 3나노 GAA: 세계 최초 양산, 초기 수율 문제로 주요 고객 이탈 발생
• TSMC N3: 핀펫 기반으로 안정적 수율 확보, 애플·엔비디아 등 대형 고객 유지
• 삼성 2나노: 3나노 GAA 공정 데이터 기반으로 수율 안정화 및 가격 경쟁력 내세울 전망
• TSMC N2: GAA 첫 전면 도입, 강력한 생태계와 초기 높은 수율 목표

요약: 수율은 기술 발표보다 훨씬 잔인한 잣대이며, 2나노 공정에서 두 회사 모두 GAA를 놓고 진짜 수율 전쟁을 치르게 됩니다.

삼성 과 TSMC의 수율경쟁

GAA의 진짜 지배자는 누가 될까

~라고 보는 시각도 있는데, 개인적으로는 2나노 공정의 승패가 단순히 기술 스펙으로 결정되지 않을 것이라고 생각합니다. 생태계, 즉 EDA 툴과 IP 파트너십, 패키징 기술의 통합 능력까지 포함한 총체적인 '양산 완성도'가 판가름 낼 것입니다. 여기서 EDA(Electronic Design Automation)란 반도체 설계를 자동화하는 소프트웨어 툴 생태계를 의미하며, 파운드리와 팹리스 간 협업의 기반입니다.

삼성전자의 전략은 분명합니다. 3나노에서 먼저 쌓은 대량의 GAA 공정 데이터를 바탕으로 2나노에서 수율 안정화 속도를 앞당기고, 가격 경쟁력까지 갖춰 TSMC에 집중된 고객을 분산시키겠다는 것입니다. 이 전략이 통하려면 결국 '골든 수율', 즉 장기적으로 안정적이고 높은 수율을 유지하는 것이 전제 조건입니다. 골든 수율이란 양산 환경에서 장기간 흔들리지 않는 목표 수율 수준을 가리키는 업계 표현입니다.

반면 TSMC는 기술 전환의 리스크를 최소화하면서도 강력한 파트너십 생태계를 무기로 삼고 있습니다. 제 경험상 이런 구도에서는 후발로 따라오는 쪽이 기술적으로 같은 수준에 도달해도, 고객사의 설계 자산과 신뢰 관계가 워낙 두터워 점유율을 뒤집기가 쉽지 않습니다. 그렇다고 삼성을 과소평가하는 것은 아닙니다. 2나노 공정에서 의미 있는 수율 데이터가 쌓이기 시작하면, 지금과는 전혀 다른 판세가 펼쳐질 수 있습니다.

요약: GAA의 진짜 승자는 2나노 공정에서 골든 수율을 장기적으로 증명하는 쪽이 될 것이며, 기술 스펙보다 생태계와 안정성이 최종 변수입니다.

반도체 공정 전쟁은 결국 끝이 없는 싸움입니다. 2나노가 안착하면 이미 1.4나노, 1나노 로드맵이 논의되고 있고, 그때마다 새로운 구조와 새로운 수율 문제가 기다리고 있습니다. 제가 이 분야를 지켜보면서 느끼는 건, 어느 한 회사가 영구적으로 앞서는 구조가 점점 만들어지기 어렵다는 것입니다.

GAA 공정의 향방이 궁금하신 분이라면, 2025년 하반기부터 본격화될 TSMC N2 양산 초기 수율 데이터와 삼성 2나노의 고객 수주 소식을 함께 비교해서 보시길 권합니다. 숫자가 모든 걸 말해줄 겁니다.

참고: IEEE (반도체 소자 기술 문헌) / TSMC 공식 기술 로드맵 / 입력 자료 기반 정리