BSPDN (파운드리 전략, 수율 리스크)

2나노미터 이하 공정에 진입하면서 칩 한 장에서 소비하는 전력의 최대 30% 이상이 전력선 저항으로 그냥 날아간다는 분석이 나왔습니다. 저는 이 수치를 처음 봤을 때 솔직히 좀 황당했습니다. 트랜지스터를 아무리 작게 만들어도, 전력을 공급하는 배관이 엉망이면 결국 밑 빠진 독이 되는 셈이니까요. 그 문제를 정면으로 겨냥한 기술이 바로 후면 전력 공급 네트워크(BSPDN)입니다.

파운드리 전략: 세 회사가 같은 기술에서 전혀 다른 판단을 내린 이유

BSPDN, 즉 후면 전력 공급 네트워크(Backside Power Delivery Network)는 개념 자체는 단순합니다. 쉽게 말해, 기존에는 트랜지스터가 있는 웨이퍼 앞면에 신호선과 전력선을 함께 구겨 넣었는데, 이 전력선만 떼어내서 칩 뒷면으로 옮기는 구조입니다. 전력이 들어오는 통로와 신호가 다니는 통로를 물리적으로 완전히 분리하는 것이죠.

이 분리가 왜 중요하냐면, 기존 전면 전력 공급 방식(FSPDN)에서는 전력선과 신호선이 같은 층에서 뒤엉키며 전압 강하(IR Drop) 현상을 일으키기 때문입니다. 여기서 IR Drop이란 전력이 트랜지스터에 도달하기 전에 배선 저항 때문에 전압이 떨어지는 현상으로, 칩의 동작 속도와 안정성을 동시에 갉아먹는 고질적 문제입니다. BSPDN은 전력 공급 경로를 뒷면에서 직접 연결하는 나노 관통 전극(nTSV)을 통해 이 경로를 획기적으로 단축합니다. nTSV란 웨이퍼를 수직으로 관통하는 수십 나노미터 크기의 전극으로, 앞뒤를 전기적으로 잇는 초미세 통로라고 보시면 됩니다.

그런데 제가 흥미롭게 본 것은, 같은 기술을 두고 인텔, TSMC, 삼성전자가 저마다 완전히 다른 타이밍을 선택했다는 점입니다. 인텔은 파운드리 3사 중 가장 먼저, 가장 공격적으로 움직였습니다. 자체 기술명인 파워비아(PowerVia)를 20A 공정에 탑재해 2024년 양산에 돌입했고, 이를 18A 공정의 핵심 경쟁력으로 내세우고 있습니다. 한때 파운드리 시장에서 뒤처졌다는 평가를 받던 인텔이 가장 먼저 매를 맞겠다고 나선 셈입니다. 제가 보기엔 이건 분명한 모험수였고, 그 배짱이 꽤 인상적이었습니다(출처: Intel Newsroom).

반면 TSMC는 달랐습니다. 2나노급 N2P 공정 초기에는 도입을 의도적으로 보류했습니다. BSPDN이 좋은 기술인 건 알지만, 수율과 비용이 안정되지 않은 상태에서 무리하게 적용하면 오히려 고객사에 부담을 준다는 판단이었을 겁니다. 그래서 1.6나노급인 A16 공정부터, 즉 2026년 하반기 양산을 목표로 슈퍼 파워 레일(Super PowerRail)이라는 이름으로 본격 적용할 계획을 밝혔습니다. TSMC의 이 완급 조절은, 솔직히 시장 지배자만이 부릴 수 있는 여유처럼 보였습니다(출처: TSMC 공식 IR 자료).

• 인텔 파워비아(PowerVia): 2024년 20A 공정 양산 적용, 파운드리 왕좌 탈환을 겨냥한 선제적 모험수
• TSMC 슈퍼 파워 레일(Super PowerRail): 2026년 하반기 A16 공정 적용 예정, 수율·비용 안정화를 우선한 전략적 타이밍
• 삼성전자: BSPDN 기술 개발을 진행 중이나 구체적 양산 일정은 아직 공식화 단계

세 회사를 비교해 보면, 같은 기술을 두고 각자의 위치와 전략에 따라 전혀 다른 수를 두고 있다는 것이 보입니다. 어느 쪽이 맞는 판단인지는, 아직 아무도 모릅니다. 저는 그 점이 이 기술을 더 지켜볼 이유라고 생각합니다.

요약: BSPDN은 전력선을 칩 뒷면으로 분리해 IR Drop과 집적도 문제를 동시에 해결하는 기술이며, 인텔·TSMC·삼성전자는 같은 기술에 대해 각자의 강점과 위치에 맞는 전혀 다른 도입 전략을 구사하고 있습니다.

수율 리스크: 장밋빛 기대 뒤에서 조용히 쌓이고 있는 숙제들

BSPDN이 AI 반도체의 구원투수라는 시각이 업계 안팎에서 많이 나오고 있고, 저도 큰 틀에서는 동의합니다. 거대언어모델(LLM)처럼 수십억 개의 파라미터를 쉬지 않고 굴려야 하는 워크로드에서 전력 효율성은 이제 성능 그 자체와 동의어가 됐으니까요. LLM이란 GPT나 Claude 같은 대형 AI 모델의 기반이 되는 구조로, 막대한 전력을 소비하며 연산을 수행합니다. 이런 환경에서 전력 손실을 줄여주는 BSPDN은 분명히 매력적인 기술입니다.

그런데 저는 이 기술을 깊이 들여다볼수록 낙관론만으로는 부족하다는 생각이 들었습니다. BSPDN을 구현하려면 웨이퍼 뒷면을 수십 나노미터 수준으로 갈아내는 박형화 공정이 필수인데, 이 과정에서 웨이퍼가 물리적으로 휘는 현상, 즉 워핑(Warping)이 발생합니다. 워핑이란 웨이퍼가 열이나 응력을 받아 미세하게 구부러지는 변형을 말하는데, 이게 심해지면 이후 공정에서 정렬 오차가 생기고 결국 수율(Yield), 즉 생산한 칩 중에서 정상적으로 작동하는 비율이 급락하는 결과로 이어집니다.

수율이 떨어지면 어떤 일이 생기냐면, 단순히 생산 비용이 오르는 것으로 끝나지 않습니다. 파운드리 입장에서는 같은 웨이퍼에서 뽑아낼 수 있는 정상 칩의 수가 줄어드니 단가가 오르고, 그 부담은 고스란히 애플이나 엔비디아 같은 최종 고객사로 넘어갑니다. 제가 직접 반도체 공정 전반을 파고들며 느낀 건, 기술적으로 아무리 훌륭한 구조라도 양산 단계에서 수율이 뒷받침되지 않으면 시장에서 의미 있는 채택으로 이어지기 어렵다는 점이었습니다.

또 하나, 발열 제어 문제도 간과하기 어렵습니다. 전력선이 뒷면으로 내려가면서 열이 발생하는 지점이 분산되는데, 기존 패키징(Packaging) 구조, 쉽게 말해 칩을 외부와 연결하고 보호하는 포장 공정이 이 새로운 발열 경로에 맞게 설계되어 있지 않으면 칩 안에 열이 갇히는 상황이 생깁니다. BSPDN이 진정한 표준으로 자리 잡으려면, 칩 설계뿐 아니라 소재와 후공정 생태계 전체가 함께 진화해야 한다는 의미입니다. 인텔이 먼저 뛰어든 것도 결국 이 생태계를 먼저 학습하겠다는 계산이 깔려 있는 게 아닐까, 저는 그렇게 보고 있습니다.

요약: BSPDN은 AI 반도체 시대의 핵심 기술이지만, 워핑 제어, 수율 확보, 발열 관리라는 세 가지 현실적 장벽을 넘지 못하면 '혁신'이 '단가 상승'이라는 부메랑으로 돌아올 수 있습니다.

결국 BSPDN은 반도체 업계가 피할 수 없는 방향인 것은 맞습니다. 미세공정이 깊어질수록 전력 효율이 성능을 가르는 핵심 변수가 되고, 그 문제를 구조적으로 해결하는 방법으로 이 기술만 한 대안이 현재로선 보이지 않습니다. 다만, 기술이 훌륭하다는 것과 그 기술이 시장에서 제때 제대로 작동한다는 것은 전혀 다른 이야기입니다. 저는 당분간 인텔의 파워비아 양산 수율 추이와 TSMC A16의 초기 고객사 반응을 가장 주의 깊게 지켜볼 생각입니다.

BSPDN에 관심이 생기셨다면, 각 파운드리의 공식 기술 로드맵 발표와 함께 후공정 소재 기업들의 움직임을 병행해서 보시길 권합니다. 이 기술의 성패는 결국 칩 한 장이 아니라 그 칩을 둘러싼 생태계 전체가 얼마나 빠르게 따라오느냐에 달려 있을 것입니다.

참고: Intel PowerVia 공식 발표 (Intel Newsroom) / TSMC A16 공정 로드맵 공식 IR 자료 / 글로벌 반도체 파운드리 각 사(인텔, TSMC, 삼성전자) 공식 기술 로드맵 및 발표 자료 분석